程式碼訊號源

module top;

wire A,B,C,D,E,w1,w2,w3,x,y,OUT;
system_clock #400 clock1(A);
system_clock #300 clock1(B);
system_clock #200 clock1(C);
system_clock #400 clock1(D);
system_clock #100 clock1(E);

not a1(x,A);
not a4( y, w2);
and a2(w1, x, B);
and a5(w3, y, E);
or  a3(w2, C, D);
or  a6(OUT, w3, w1);

 

真值表

A B C D E W1 W2 W3 F                  11=0  11=0
0 0 0 0 0 0  1  0  0                              10=0  01=0
0 0 0 0 1 0  1  1  1                               01=1  00=1
0 0 0 1 1 0  0  0  0                              00=0  10=0
0 0 0 1 0 0  0  0  0
0 0 1 0 0 0  0  0  0
0 0 1 0 1 0  0  0  0
0 0 1 1 1 0  0  0  0
0 0 1 1 0 0  0  0  0
0 1 0 0 0 1  1  0  1
0 1 0 0 1 1  1  1  1
0 1 0 1 0 1  0  0  1
0 1 0 1 1 1  0  0  1
0 1 1 1 0 1  0  0  1
0 1 1 1 1 1  0  0  1
0 1 1 0 1 1  0  0  1
0 1 1 0 0 1  0  0  1
1 0 0 0 0 0  1  0  0
1 0 0 0 1 0  1  1  1
1 0 0 1 1 0  0  0  0
1 0 0 1 0 0  0  0  0
1 0 1 0 0 0  0  0  0
1 0 1 0 1 0  0  0  0
1 0 1 1 1 0  0  0  0
1 0 1 1 0 0  0  0  0
1 1 0 0 0 0  1  0  0
1 1 0 0 1 0  1  1  1
1 1 0 1 0 0  0  0  0
1 1 0 1 1 0  0  0  0
1 1 1 1 0 0  0  0  0
1 1 1 1 1 0  0  0  0
1 1 1 0 1 0  0  0  0
1 1 1 0 0 0  0  0  0